Текст книги "Лекции по схемотехнике"
Автор книги: Автор Неизвестен
Жанры:
Физика
,сообщить о нарушении
Текущая страница: 4 (всего у книги 7 страниц)
4.2 Кодирующие и декодирующие устройства
4.2.1 ШифраторыШифратор (кодер) – это функциональный узел, предназначенный для преобразования поступающих на его входы управляющих сигналов (команд) в n-разрядный двоичный код. В частности, такими сигналами или командами могут быть десятичные числа, например, номер команды, который с помощью шифратора преобразуется в двоичный код.
В качестве примера разработаем схему 3-разрядного шифратора. Вначале следует построить таблицу кодов (таблицу истинности), в которой код номера сигнала представим, например, двоичным кодом (Рисунок 27,а). Схема, реализованная на элементах ИЛИ, приведена на рисунке 27,б.
Рисунок 27 Таблица кодов 3-разрядного шифратора а), его функциональная схема б) и УГО в).
В общем случае, при использовании двоичного кода, можно закодировать 2n входных сигналов. В рассмотренной выше схеме выходной код «000» будет присутствовать на выходе при подаче сигнала на вход X0 и в случае, если входной сигнал вообще не подаётся ни на один из входов. Для однозначной идентификации сигнала X0 в интегральных схемах формируется ещё один выходной сигнал – признак подачи входного сигнала, который используется и для других целей.
На рисунке 28 приведено УГО схемы 3-х разрядного приоритетного шифратора на 8 входов.
Рисунок 28 3-разрядный приоритетный шифратор К555ИВ1 а) и соединение двух МС б)
При подаче сигнала на любой из входов, устанавливается G=1, P=0, а на цифровых выходах – двоичный код номера входа, на который подан входной сигнал. Если сигнал подан одновременно на два или несколько входов, то на выходе установится код входа с большим номером. Отсюда название шифратора «приоритетный».
Если сигнал (лог.«0») подан на один из входов 0…7, то на выходах DD3 появятся младшие разряды прямого кода, на выходе G DD1 – лог. «0», определяющий разряд с весовым коэффициентом 8 выходного кода, на выходе P – лог. «1».
Если лог.«0» подан на один из входов 8…15, то сигнал лог. «1» с выхода P DD2 запретит работу DD1. При этом младшие разряды на выходах DD3 определяются уже микросхемой DD2, а на выходе 8 выходного кода будет лог. «1».
Таким образом, с выходов 1, 2, 4, 8 можно снять прямой код, соответствующий номеру входа, на который подан входной сигнал.
4.2.2 Дешифраторы (декодеры)Дешифратор – функциональный узел, вырабатывающий сигнал «лог. 1» (дешифратор высокого уровня) или сигнал «лог. 0» (дешифратор низкого уровня) только на одном из своих 2n выходах в зависимости от кода двоичного числа на n входах.
Рисунок 29 Дешифратор: а) – таблица истинности; б) – функциональная схема
Дешифраторы широко используются в устройствах управления, где они формируют управляющий сигнал в соответствии с входным кодом, который воздействует на какое-либо исполнительное устройство.
Интегральные микросхемы дешифраторов изготавливаются с дополнительными входами, например, с входом разрешения (стробирования). Стробирование позволяет исключить появление на входах дешифратора ложных сигналов, запрещая его работу в интервале времени переходного процесса при изменении цифрового кода на входе.
Микросхема ИД3 (рисунок 30) имеет четыре адресных входа с весовыми коэффициентами двоичного кода 1, 2, 4, 8, два инверсных входа стробирования S, объединённых по И, и 16 инверсных выходов 0–15. Если на обоих входах стробирования «лог. 0», то на том из выходов, номер которого соответствует десятичному эквиваленту входного кода, будет «лог. 0». Если хотя бы на одном из входов стробирования S «лог. 1», то независимо от состояния входов на всех выходах микросхемы формируется «лог. 1».
Наличие двух входов стробирования существенно расширяет возможности использования микросхем. Из двух микросхем ИД3, дополненных одним инвертором, можно собрать дешифратор на 32 выхода (рисунок 31), а из 17 микросхем – дешифратор на 256 выходов (рисунок 32).
Рисунок 32 Дешифратор на 256 выходов
4.3 Коммутаторы цифровых сигналов
4.3.1 МультиплексорыМультиплексор – функциональный узел, который имеет n адресных входов, N=2n информационных входов, один выход и осуществляет управляемую коммутацию информации, поступающей по N входным линиям, на одну выходную линию. Коммутация определённой входной линии происходит в соответствии с двоичным адресным кодом an-1,…a2,a1,a0.
Если адресный код имеет n разрядов, то можно осуществить N=2n комбинаций адресных сигналов, каждая из которых обеспечит подключение одной из N входных линий к выходной линии. Такой мультиплексор называют «из N в одну». При наличии избыточных комбинаций адресных сигналов можно спроектировать мультиплексор с любым числом входных линий N≤2n.
В простейшем случае при двухразрядном адресном коде (n=2) максимальное число входных адресных линий равно N=2n=4. Таблица истинности такого мультиплексора приведена на рисунке 33,а.
Рисунок 33 Мультиплексор 4:1 а) – Таблица истинности;
б) – Функциональная схема; в) – Условное графическое обозначение.
Характеристическое уравнение такого мультиплексора, записанное в соответствии с таблицей истинности, имеет вид:
Из полученного уравнения следует, что в состав функциональной схемы мультиплексора входят два инвертора, четыре схемы «И» и одна схема «ИЛИ» (Рисунок 33,б). Здесь адресными (управляющими) входами являются а1, а0, а информационными – Х0, Х1, Х2, Х3.
Условное графическое обозначение мультиплексора, в соответствии с ГОСТ 2.743-91, приведено на рисунке 33,в.
В настоящее время промышленность выпускает МС, в серии которых входят мультиплексоры с n=2, 3 и 4 адресными входами. При n=2 выпускаются сдвоенные четырёхканальные (2n=4) мультиплексоры, число входных информационных сигналов которых равно 2n+2n=8.
УГО сдвоенного 4-канального мультиплексора со стробированием К555КП12 приведено на рисунке 34,а.
Рисунок 34 Сдвоенный 4-канальный мультиплексор К555КП12 а) и 8-канальный мультиплексор на его основе б).
Входы стробирования используются для построения мультиплексоров (коммутаторов) с k2n-информационными входами, k=2, 3, 4…
Схема мультиплексора 8:1 на основе сдвоенного 4-канального мультиплексора со стробированием приведена на рисунке 34,б.
Если подавать на информационные входы Xi постоянные уровни, соответствующие лог. «0» или лог. «1», то на выходе мультиплексора можно получить любую желаемую функцию переменных управляющего кода. При этом число переменных в реализуемой выходной функции будет равно разрядности управляющего кода.
В общем случае на информационные входы можно подавать не постоянные логические уровни, тогда на выходе мультиплексора реализуется логическая функция с большим числом переменных.
4.3.2 Дешифраторы-демультиплексорыДемультиплексор – это функциональный узел, осуществляющий управляемую коммутацию информацию, поступающую по одному входу, на N выходов. Таким образом, демультиплексор реализует операцию, противоположную той, которую выполняет мультиплексор.
Обобщённая схема демультиплексора приведена на рисунке 35. В общем случае число выходных линий N определяется количеством адресных входов n и равно N=2n.
Для случая n=2 функционирование демультиплексора осуществляется в соответствии с таблицей истинности, приведённой на рисунке 36,а.
Рисунок 35 Обобщённая схема демультиплексора
Рисунок 36 Таблица истинности – а) и функциональная схема 4-канального демультиплексора – б)
Из таблицы истинности записываем характеристические уравнения демультиплексора:
Соответствующая этим уравнениям функциональная схема демультиплексора приведена на рисунке 36,б. Она имеет в своём составе два инвертора и четыре элемента «И».
Сравнивая таблицы истинности и функциональные схемы демультиплексора и дешифратора, легко увидеть схожесть их функций. Если функция X=1 постоянно, то демультиплексор выполняет функции дешифратора. Учитывая схожесть выполняемых функций, микросхемы дешифраторов и демультиплексоров имеют одинаковое условное обозначение – ИЕ, называются «Дешифратор-демультиплексор» и могут выполнять функции и дешифратора и демультиплексора.
В качестве примера рассмотрим микросхему К155ИД4, УГО которой приведено на рисунке 37,а. Это сдвоенный 4-канальный дешифратор-демультиплексор. Каждая секция имеет один информационный вход (D и Ē), один вход разрешения 
, четыре выхода 
и два общих адресных входа (a1, a0). Возможные способы включения и режимы работы показаны на рисунке 36,б.
Рисунок 37 Микросхема К155ИД4 а) и возможные режимы её работы б).
Наличие у МС прямого и инверсного информационных входов позволяет простым их объединением получить третий адресный разряд а2, а двух инверсных входов разрешения – общий вход разрешения дешифратора 3:8 или информационный вход демультиплексора 1:8.
Рассмотренную выше микросхему дешифратора К155ИД3 можно использовать в качестве демультиплексора с форматом 1:16. При этом входы разрешения дешифрации используются в качестве основного информационного входа X, а адресные входы и выходы используются по прямому назначению.
4.4 Устройства сравнения кодов. Цифровые компараторы
Устройства сравнения кодов предназначены для выработки выходного сигнала в случае, когда поступающие на их входы коды двух чисел оказываются одинаковыми.
Числа A и B считаются равными, если разрядные коэффициенты чисел A и B оказываются одинаковыми, то есть, если ai=bi=1 или ai=bi=0. Эти равенства можно привести к одному: 
. Поскольку это равенство выполняется для каждого разряда, то выходной сигнал Y можно представить в виде логической функции:
где n – число разрядов.
Рисунок 38 Устройства сравнения кодов: а) – структурная схема; б) – минимизированный вариант схемы сравнения в одном разряде; в) – одноразрядный компаратор; г) – УГО 4-разрядного компаратора.
Структурная схема устройства сравнения кодов, составленная на основании приведённого выше уравнения приведена на рисунке 38,а. Выходной сигнал Y=1 будет иметь место только при условии, если будут единичными результаты сравнения во всех разрядах сравниваемых чисел.
Недостатком рассмотренной схемы является большое число входов, так как для работы устройства требуются не только прямые, но и инверсные коды чисел A и В.
На основе законов алгебры логики разработаны устройства сравнения, работающие только с прямыми кодами.
Схема одноразрядного элемента сравнения, построенная на основании этого уравнения, приведена на рисунке 38,б. Функциональная схема, построенная на этих элементах, будет иметь вдвое меньшее число входов.
Цифровые компараторы являются универсальными элементами сравнения, которые помимо констатации равенства двух чисел, могут установить какое из них больше.
Простейшая задача состоит в сравнении двух одноразрядных чисел. Схема одноразрядного компаратора приведена на рисунке 38,в. При рассмотрении принципа работы схемы следует иметь в виду, что если ai < bi, то ai = 0, а bi = 1 и наоборот.
Для сравнения многоразрядных чисел используется следующий алгоритм. Сначала сравниваются значения старших разрядов. Если они различны, то эти разряды и определяют результат сравнения. Если они равны, то необходимо сравнивать следующие за ними младшие разряды, и т. д.
Цифровые компараторы выпускают в виде отдельных микросхем. Например, К561ИП2 позволяет сравнивать два 4-разрядных числа с определением знака неравенства. УГО этой МС приведено на рисунке 38,г.
Устройство обладает свойством наращиваемости разрядности сравниваемых чисел. Для сравнения, например, 8-разрядных чисел можно применить две четырёхразрядные микросхемы. Для этой цели в МС К561ИП2 предусмотрены три дополнительных входа: A > B, A = B и A > B, к которым подводятся соответствующие выходы микросхемы, выполняющей сравнение младших разрядов. Если используется только одна микросхема, то на вход A = B надо подать лог. «1», а на входы A < B и A > B – дог. «0».
4.5 Преобразователи кодов. Индикаторы
Операция изменения кода числа называется его преобразованием. Интегральные микросхемы, выполняющие эти операции, называются преобразователями кодов. Интегральные микросхемы преобразователей кодов выпускаются только для наиболее распространённых операций таких как преобразователи двоичного кода в десятичный, двоично-десятичный, шестнадцатеричный, код Грея или обратных, указанным выше, преобразований.
По своей структуре преобразователи кодов являются дешифраторами, только они преобразуют двоичный код в сигналы не только на одном, но и на нескольких выходах.
В качестве примера рассмотрим преобразователь двоичного кода в код управления 7-сегментным цифровым индикатором. На рисунке 39,а приведена схема подключения индикатора. Индикатор представляет собой полупроводниковый прибор, в котором имеется восемь сегментов, выполненных из светодиодов. Включением и выключением отдельных сегментов можно получить светящееся изображение отдельных цифр или знаков.
Конфигурация и расположение сегментов индикатора показаны на рисунке 39,а. Каждой цифре соответствует свой набор включения определённых сегментов индикатора. Соответствующая таблица отображения цифр и десятичной разделительной точки приведена на рисунке 39,б.
Рисунок 39 Преобразователь двоичного кода в код 7 – сегментного индикатора:
а) – Схема подключения индикатора; б) – Таблица состояний.
По внутренней схеме включения индикаторы подразделяются на индикаторы с общим катодом и с общим анодом. Схемы обоих видов индикаторов приведены на рисунке 40,а и 40,б соответственно.
Существует широкая гамма различных модификаций семисегментных индикаторов. Они отличаются друг от друга размерами, цветом свечения, яркостью, расположением выводов.
Рисунок 40 Схемы индикаторов: а) – с общим катодом; б) – с общим анодом.
Для управления индикатором с общим катодом используется, например, дешифратор К514ИД1, а с общим катодом – К514ИД2. Используются микросхемы дешифраторов и других серий, например, 176ИД2, 176ИД3, 564ИД4, 564ИД5, К133ПП1 и др.
Шкальные индикаторы (светящиеся столбики) представляют собой линейку светодиодов с одним общим анодом или катодом. Они являются аналогами щитовых измерительных приборов и служат для отображения непрерывно изменяющейся информации.
Светящиеся шкалы могут быть установлены на приборном щитке автомобиля или самолёта для индикации уровня горючего в баке, скорости движения и других параметров. Удобна конструкция в виде расположенных рядом столбиков для индикации величин с целью их сравнения.
Преобразователи двоичного кода в код управления шкальным индикатором обеспечивают перемещение светящегося пятна, определяемое двоичным кодом на адресном входе.
Матричные индикаторы представляют собой наборы светодиодов, расположенных по строкам и столбцам. Наиболее распространённые матричные индикаторы имеют 5 столбцов и 7 строк (формат 5×7). Количество светодиодов таких индикаторов равно 35. Для управления матричными индикаторами выпускаются микросхемы, в которых положение светодиода задаётся номерами строки и столбца, причём не все комбинации используются. Такие преобразователи кодов называются неполными. К ним относятся, например, микросхемы К155ИД8 и К155ИД9.
5 Цифровые устройства последовательностного типа
Цифровые устройства последовательностного типа или цифровые автоматы с памятью – это электронные цифровые устройства, логические значения на выходах которых определяются не только совокупностью логических сигналов на входах в данный момент времени, но и состоянием внутренних элементов памяти по результатам его предшествующей работы. Запоминание предшествующих состояний выполняется при помощи триггеров и регистров памяти.
Типичными примерами логических автоматов с памятью являются счётчики импульсов и сдвиговые регистры.
5.1 Триггеры
Триггеры – это электронные устройства, обладающие двумя устойчивыми состояниями равновесия и способные скачком переходить из одного устойчивого состояния в другое под воздействием внешних управляющих сигналов.
Состояние называется устойчивым, если слабое внешнее воздействие не нарушает этого состояния. Для перехода триггера из одного состояния в другое необходимо, чтобы входной сигнал превысил пороговое значение.
Триггер Тр (Рисунок 41) в общем случае можно представить как устройство, состоящее из ячейки памяти ЯП и логического устройства (ЛУ) управления, преобразующего входную информацию в комбинацию сигналов, под воздействием которых ЯП принимает одно из двух устойчивых состояний.
Рисунок 41 Обобщённое устройство триггера а):
RS-триггеры с прямыми б) и инверсными статическими входами в).
Информационные сигналы поступают на входы A и В ЛУ и преобразуются в сигналы, поступающие на внутренние входы S и R ЯП. Процесс преобразования информационных сигналов осуществляется под воздействием сигналов, подаваемых на вход V разрешения приёма информации и вход C синхронизации, обеспечивающей тактируемый приём информации.
При наличии входа C триггер называют синхронным, а при его отсутствии – асинхронным. Управляющие сигналы на асинхронный триггер воздействуют непосредственно с началом своего появления на их входах, а в синхронных – только с приходом сигнала на входе C.
Триггеры могут иметь статические или динамические входы. Как статические, так и динамические входы могут быть прямыми или инверсными.
Входы называются статическими, если они имеют непосредственную связь с источником входных сигналов. Сигналом для управления статическим триггером с прямыми статическими входами является уровень лог. «1», а для управления триггером с инверсными входами – уровень лог «0».
Входы называются динамическими, если они соединены с источником входных сигналов через развязывающие цепи: магнитные, электронные или RC-цепи. Они реагируют только на перепады входных сигналов. Если срабатывание триггера происходит при изменении входного сигнала от «0» к «1», то входы называются прямыми, а если при изменении сигнала от «1» к «0», то – инверсными.
Входы Ś и Ŕ называются входами асинхронной установки триггера. Они предназначены для подачи приоритетных сигналов установки триггера в исходное состояние (0 или 1) в начале цикла работы независимо от воздействия информационных сигналов, то есть в обход схемы управления.
5.1.1 RS-триггерыНаибольшее применение находят триггеры с раздельным запуском, которые называются RS-триггерами. Их условное графическое обозначение приведено на рисунке 41. В простейшем RS-триггере информационные сигналы подаются непосредственно на входы S и R ячейки памяти.
Входы, на которые подаются запускающие импульсы, называются установочными. Буквой S (Set – установка) обозначают вход, на который подаётся сигнал, устанавливающий триггер в единичное состояние (Q=1, 
). Буквой R (Reset – сброс) обозначают вход, на который подаётся сигнал сброса, переводящий триггер в состояние «0» 
. Буквой Q обозначается прямой выход, а 
– инверсный.
RS-триггеры применяются как самостоятельно, так и в составе других более сложных триггеров, а также входят в состав регистров и счётчиков.
RS-триггеры на логических элементах
Функционирование логических устройств последовательностного типа описывается таблицами переходов, которые отличаются от таблиц истинности тем, что в них учитываются только результативные переходы, когда изменение комбинации сигналов на входе приводит к изменению выходного состояния. Однако таблица переходов может быть сведена к таблице истинности, если состояние внутренних элементов памяти считать входными сигналами.
Полная таблица функционирования (таблица истинности) приведена на рисунке 42,а, в которой предыдущее состояние триггера Qn до подачи входных сигналов является одним из входных сигналов. Выходное состояние триггера после подачи входных сигналов обозначено символом Qn+1. Таблица переходов триггера приведена на рисунке 42,б.
| Qn | Qn+1 | |||
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | Хранение «0» |
| 0 | 0 | 1 | 0 | Подтверждение «0» |
| 0 | 1 | 0 | 1 | Установка в «1» |
| 0 | 1 | 1 | ф | Запрещённое состояние |
| 1 | 0 | 0 | 1 | Хранение «1» |
| 1 | 0 | 1 | 0 | Сброс в «0» |
| 1 | 1 | 0 | 1 | Подтверждение «1» |
| 1 | 1 | 1 | ф | Запрещённое состояние |
а)
| Qn+1 | ||
|---|---|---|
| 0 | 0 | Qn |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | ф |
б)
Рисунок 42 Таблица истинности а) и таблица переключений RS-триггера б)
Таблица истинности позволяет применить рассмотренную выше методику синтеза логических устройств комбинационного типа для синтеза устройств последовательностного типа, в том числе и RS-триггеров.
Для минимизации структурной формулы RS-триггера заполним карту Карно, приведённую на рисунке 43,а.
Рисунок 43 Карты Карно для минимизации структурной формулы RS-триггера
В соответствии с теорией минимизации неопределённых логических функций, для определения прямого значения функции Qn+1 неопределённые значения карты Карно «ф» (Рисунок 43,а) заменим «1» (Рисунок 43,б), а для определения инверсного значения 
– заменим «0» (Рисунок 43,в). Для получения функции минимизация производится по нулям.
Минимизированные значения функций Qn+1 и на элементах основного базиса имеют вид: 
Рисунок 44 RS-триггеры: а), б) – на логических элементах ИЛИ-НЕ,
в), г) – на логических элементах И-НЕ.
Для реализации триггера на элементах ИЛИ-НЕ проинвертируем функцию : 
.
Структурная схема триггера, полученная в соответствии с этим выражением, приведена на рисунке 44,а. В структурной формуле установочные сигналы S и R представлены в прямом коде, следовательно исполнительными значениями сигналов являются уровни лог. «1», то есть триггер на элементах ИЛИ-НЕ имеет прямые статические входы.
Для реализации триггера на элементах И-НЕ дважды проинвертируем функцию Qn+1: 
Как следует из полученного выражения, исполнительными значениями сигналов здесь являются лог. «0», поэтому RS-триггер на элементах И-НЕ имеет инверсные статические входы. Структурная схема триггера и его УГО приведены на рисунках 44,в,г.
При разработке цифровых схем, в которые входят RS-триггеры, необходимо учитывать наличие запрещённого состояния входных сигналов для RS-триггеров на элементах ИЛИ-НЕ S=R=1, а для RS-триггеров на элементах И-НЕ 
Условие нормального функционирования для обеих схем RS-триггеров можно записать в следующем виде:
SR ≠ 1
Если в разрабатываемой схеме такое сочетание входных сигналов в принципе возможно, то эту ситуацию необходимо исключить путём включения во входную цепь дополнительных логических элементов, или использовать другие типы триггеров, не имеющих запрещённого состояния.
Рассмотренные RS-триггеры являются асинхронными поскольку управляющие сигналы воздействуют на триггер непосредственно с началом своего появления на их входах.
Синхронные RS-триггеры
В устройствах современной цифровой техники, для исключения опасных состязаний входных сигналов, срабатывание всех узлов и элементов в каждом такте должно происходить строго одновременно. Для достижения этой цели применяется жёсткая синхронизация с помощью специальных синхроимпульсов. Для работы в схемах с синхронизацией режима разработаны синхронные RS-триггеры.
Рисунок 45 Синхронные RS-триггеры: – а) на элементах ИЛИ-НЕ, – в) на элементах И-НЕ и их УГО б), и г).
Особенностью синхронного триггера является то, что ввиду наличия в схеме управления инвертирующих элементов, происходит изменение исполнительного значения управляющих сигналов по сравнению с асинхронными.
Синхронные RS-триггеры имеют три входа: S, R и C. Применение синхронизации не устраняет неопределённое состояние триггера, возникающее при одновременной подаче единичных сигналов на все три входа. Поэтому условием нормального функционирования является следующее неравенство:
SRC ≠ 1
Кроме трёх основных входов, синхронные RS-триггеры снабжаются ещё входами асинхронной установки состояния триггера – Ś и Ŕ. Они предназначены для подачи приоритетных сигналов установки триггера в исходное состояние (0 или 1) в начале цикла работы независимо от воздействия сигналов на входах S и R, то есть в обход схемы управления.
По своему воздействию на состояние триггера входы Ś и Ŕ являются самыми главными и поэтому на УГО отделяются от остальных сигналов горизонтальной линией.
RS-триггеры S, R и E-типов
В отличие от обычных RS-триггеров у триггеров S, R и E-типов комбинация сигналов S=R=1 не является запрещённой. При разнополярных сигналах алгоритм работы триггеров S, R и E-типов такой же, как и у обычных RS-триггеров, но при S=R=1 триггер S-типа переключается в «1», триггер R-типа в «0», а триггер E-типа не изменяет своего состояния (Рисунок 45).
Рисунок 46 RS-триггер Е-типа
Схема работает как обычный RS-триггер, но при подаче сигналов S=R=1 вентили D5 и D6 обеспечивают закрытое состояние элементов D1 и D2, поэтому выходное состояние триггера Q остаётся без изменения.
Если исключить из схемы Рисунок 46 элемент D6, то при подаче на вход сигналов S=R=1 блокируется только элемент D2, на выходе которого устанавливается «1», а на выходе D1 формируется «0». Эти сигналы устанавливают триггер в состояние Q=1, или подтверждают его, если до подачи сигналов S=R=1 триггер находился в состоянии Q=1. Такой триггер называется RS-триггером S-типа.
Если исключить из схемы Рисунок 46 элемент D5, оставив элемент D6, то при подаче на вход сигналов S=R=1 блокируется только элемент D1, поэтому триггер устанавливается в состояние Q=0 или подтверждают его, если до подачи сигналов S=R=1 триггер находился в состоянии Q=0. Такой триггер называется RS-триггером R-типа.
