Текст книги "Лекции по схемотехнике"

Автор книги: Автор Неизвестен

сообщить о нарушении

Текущая страница: 3 (всего у книги 7 страниц)

3.5 Интегральная инжекционная логика

Элементы интегральной инжекционной логики (И²Л) не имеют аналогов в дискретной схемотехнике и могут быть реализованы только в интегральном исполнении (рисунок 16,а). Элемент И²Л состоит из двух транзисторов: горизонтальный p-n-p-транзистор выполняет роль инжектора, а вертикальный многоколлекторный n-p-n-транзистор работает в режиме инвертора. Общая область n-типа служит базой p-n-p-транзистора, а также эмиттером n-p-n-транзистора и подключается к «заземлённой» точке. Коллектор p-n-p-транзистора и база n-p-n-транзистора также являются общей областью. Эквивалентная схема приведена на рисунке 16,б.

Рисунок 16 Транзистор с инжекционным питанием: а – структурная схема, б – эквивалентная схема, в – эквивалентная схема с генератором тока.

В цепь эмиттер-база инжектора подаётся напряжение питания U_ПИТ. Минимальное напряжение источника определяется падением напряжения на эмиттерном переходе: U_КЭ.нас=0,7 В. Но для стабилизации тока эмиттера I⁰ последовательно с источником включается резистор R и берут напряжение источника питания U_ПИТ=1…1,2 В. При этом p-n-переход эмиттер-база VT1 открыт и имеет место диффузия дырок к коллекторному переходу. По мере движения к коллектору часть дырок рекомбинируют с электронами, но их значительная часть достигает коллекторного перехода и, пройдя через него, попадают в p-базу инвертора (транзистора VT2). Этот процесс диффузии, т.е. инжекции дырок в базу идёт постоянно, независимо от входного воздействия.

Если напряжение на базе VT2 U_вх=U⁰, что соответствует замкнутому состоянию ключа S, дырки, попадающие в p-базу инвертора, беспрепятственно стекают к отрицательному полюсу источника питания. В цепи коллектора транзистора VT2 ток не протекает и это эквивалентно разомкнутому состоянию коллекторной цепи VT2. Такое состояние выходной цепи соответствует напряжению лог. «1».

При U_вх=U¹ (ключ S разомкнут) дырки в p-базе инвертора накапливаются. Потенциал базы начинает повышаться и соответственно понижаются напряжения на переходах VT2 до тех пор, пока эти переходы не откроются. Тогда в коллекторной цепи транзистора VT2 будет протекать ток и разность потенциалов между эмиттером и коллектором инвертора (транзистора VT2) будет близка к нулю, т.е. этот транзистор представляет собой короткозамкнутый участок цепи, и это состояние будет соответствовать уровню лог. «0». Таким образом, рассмотренный элемент выполняет роль ключа.

Как известно, коллекторный ток транзистора, включённого в схему с общей базой, не зависит от изменения напряжения на коллекторе в широких пределах. Транзистор VT1 включён в схему с ОБ. Из теории работы биполярного транзистора известно, что его выходная характеристика, снятая при постоянном токе эмиттера, почти горизонтальна, то есть ток коллектора не зависит от напряжения на коллекторе. Поэтому он может быть заменён эквивалентным генератором тока. В соответствии с теоремой об эквивалентном генераторе тока, прибавление или вычитание от  источника тока постоянного напряжения не влияет на величину тока этого генератора. В соответствии с этим схема транзистора с инжекционным питанием представляется более простой эквивалентной схемой, приведённой на рисунке 16,в.

Если U_вх=U¹, то ток I⁰ от генератора тока втекает в базу VT2, открывая его. При этом U_вх=U⁰. Если U_вх=U⁰, то ток I⁰ замыкается на «землю», транзистор VT2 закрыт и U_вых=U¹.

Сила тока инжекции I⁰ невелика (10 нА…100 мкА), поэтому транзистор работает в активном режиме. Среднее время задержки распространения сигнала определяется лишь длительностью процесса рассасывания избыточных зарядов в базе инвертора и временем перезарядки паразитных емкостей, поэтому ключ является быстродействующим. Быстродействие ключа возрастает в при увеличении тока инжекции.

Рисунок 17 Интегральная инжекционная логика (И²Л): схема элемента ИЛИ-НЕ а) и реализация логической функции И б).

Применение многоколлекторного транзистора позволяет поделить общий коллекторный ток VT2 на несколько одинаковых порций, достаточных для управления входом одного аналогичного элемента. Благодаря этому становится возможным применение простейшей схемы логического элемента ИЛИ-НЕ, приведённой на рисунке 17,а. Эта схема подобна схеме элемента НСТЛ (см. рисунок 15,а). В отличие от схемы элемента ИЛИ-НЕ НСТЛ, в элементе ИЛИ-НЕ И²Л не требуется даже резистор в цепи объединённых коллекторов, поскольку питание коллекторная цепь получает от генератора тока последующего каскада.

На рисунке 17,б приведена схема, реализующая логическую функцию И. При подаче на оба входа (X1 и X2) сигнала лог. «0» на объединённых коллекторах инверторов (VT3 и VT4) будет уровень лог. «1». Когда на один из входов, или на оба входа одновременно, подаётся сигнал лог. «1», на выходе схемы имеем сигнал лог. «0», что соответствует выполнению логической операции И.

Элементы И²Л занимают малую площадь на подложке, имеют незначительные потребляемую мощность и энергию переключения. Для них характерны следующие параметры: U_ПИТ=1 В; t_зад.ср=10…100 нс; K_раз=3,5; K_об=1.

3.6 Логические элементы на МОП-транзисторах

В логических элементах на МОП-транзисторах используется два типа транзисторов: управляющие и нагрузочные. Управляющие – имеют короткий, но достаточно широкий канал и поэтому имеют высокое значение крутизны и управляются малым напряжением. Нагрузочные, наоборот, имеют более длинный, но узкий канал, поэтому имеют более высокое выходное сопротивление и выполняют роль большого активного сопротивления.

Существенным преимуществом логических элементов на МОП-транзисторах перед логическими элементами на биполярных транзисторах является малая мощность, потребляемая входной цепью. Однако по быстродействию они уступают схемам на биполярных транзисторах. Это обусловлено тем, что у них имеются сравнительно большие паразитные ёмкости C_ЗИ и C_СИ, на перезарядку которых затрачивается определённое время. Кроме того, выходное сопротивление у открытого МОП-транзистора больше, чем у биполярного, что увеличивает время заряда конденсаторов нагрузки и ограничивает нагрузочную способность ЛЭ.

3.6.1 Логические элементы на ключах с динамической нагрузкой

Логические элементы на ключах с динамической нагрузкой состоят из одного нагрузочного и нескольких управляющих транзисторов. Если управляющие транзисторы включены параллельно, то, как и в НСТЛ (см. рисунок 15,а), элемент осуществляет логическую операцию ИЛИ-НЕ, а при последовательном соединении – операцию И-НЕ (рисунок 18,а,б).

Рисунок 18 Схемы элементов МОП ТЛ: а) – ИЛИ-НЕ, б) – И-НЕ.

При наличии на входах X1 и X2 напряжения U_ВХ=U⁰<U_ЗИ.пор управляющие транзисторы VT1 и VT2 закрыты. При этом напряжение на выходе соответствует уровню лог. «1». Когда на одном или на обоих входах элемента действует напряжение U_ВХ=U¹>U_ЗИ.пор, то на выходе имеем лог. «0», что соответствует выполнению логической операции ИЛИ-НЕ.

В схеме элемента И-НЕ управляющие транзисторы включены последовательно, поэтому уровень лог. «0» на выходе схемы имеет место только при единичных сигналах на обоих входах.

Элементы МОП ТЛ имеют высокую помехоустойчивость, большой логический перепад, малую потребляемую мощность и сравнительно низкое быстродействие. Для элементов на низкопороговых МОП-транзисторах обычно U_ПИТ=5…9 В, а на высокопороговых U_ПИТ=12,6…27 В. Основные параметры МОП ТЛ: P_пот=0,4…5 мВт, t_ЗД.ср=20…200 нс; U⁰≤1 В; U¹≈7 В.

3.6.2 Логические элементы на комплементарных ключах

Комплементарный ключ состоит из двух МОП-транзисторов с каналами разного типа проводимости, входы которых соединены параллельно, а выходы последовательно (рисунок 19,а). При напряжении на затворах, больших порогового, для транзистора с каналом определённого типа соответствующий транзистор открыт, а другой закрыт. При напряжении противоположной полярности, открытый и закрытый транзисторы меняются местами.

ЛЭ на комплементарных ключах (КМОП) имеют ряд неоспоримых достоинств.

Они успешно работают при изменении в широких пределах напряжения источника питания (от 3 до 15 В), что недостижимо для ЛЭ, в состав которых входят резисторы.

В статическом режиме при большом сопротивлении нагрузки ЛЭ КМОП практически не потребляют мощности.

Для них также характерны: стабильность уровней выходного сигнала и малое его отличие от напряжения источника питания; высокое входное и малое выходное сопротивления; лёгкость согласования с микросхемами других технологий.

Рисунок 19 Схемы логических элементов КМОП ТЛ: а) инвертор, б) ИЛИ-НЕ, в) И-НЕ.

Схема ЛЭ КМОП, выполняющего функцию 2ИЛИ-НЕ, приведена на рисунке 19,б. Транзисторы VT1 и VT3 имеют канал р-типа и открыты при напряжениях на затворах, близких к нулю. Транзисторы VT2 и VT4 имеют канал n-типа и открыты при напряжениях на затворах, больших порогового значения. Если на обоих или на одном из входов действует уровень лог. «1», то на выходе схемы будет сигнал лог. «0», что соответствует выполнению логической операции ИЛИ-НЕ.

Если группы ярусно и параллельно включённых транзисторов поменять местами, то будет реализован элемент, выполняющий функцию И-НЕ (рисунок 19,в). Он работает аналогично предыдущему. Транзисторы VT1 и VT3 имеют канал p-типа и открыты при напряжении на затворах, близких к нулю. Транзисторы VT2 и VT4 имеют канал n-типа и открыты при напряжениях на затворах, больших порогового значения. Если открыты оба эти транзистора, то на выходе будет установлен сигнал «лог. 0».

Таким образом, сочетание параллельного включения транзисторов с каналами p-типа электропроводности, и ярусного соединения транзисторов с каналами n-типа позволили реализовать функцию И-НЕ.

В ЛЭ КМОП очень просто реализуют элементы с тремя устойчивыми состояниями. Для этого последовательно с транзисторами инвертора включают два комплементарных транзистора VT1, VT4 (рисунок 20,а), управляемых инверсными сигналами

Рисунок 20 Инвертор с тремя выходными состояниями а); согласование ЛЭ ТТЛ с ЛЭ КМОП б).

Согласование ЛЭ ТТЛ с ЛЭ КМОП можно выполнить несколькими способами:

1) Питать ЛЭ КМОП малым напряжением (+5 В), при которых сигналы ЛЭ ТТЛ переключают транзисторы ЛЭ КМОП;

2) Использовать ЛЭ ТТЛ с открытым коллектором, в цепь выхода которых включён резистор, подключенный к дополнительному источнику напряжения (рисунок 20,б).

При хранении и монтаже следует опасаться статического электричества. Поэтому при хранении выводы микросхем электрически замыкают между собой. Монтаж их производится при выключенном напряжении питания, причём обязательно использование браслетов, с помощью которых тело электромонтажников соединяется с землёй.

ЛЭ КМОП-серий широко применяются при построении экономичных цифровых устройств малого и среднего быстродействия. Параметры некоторых серий ЛЭ КМОП типа приведены в таблице 8.

Таблица 8 Параметры некоторых серий ЛЭ КМОП типа

Напряжение питания UПИТ, В	3…15	2…6
Выходные напряжения, В:
низкого уровня U0ВЫХ	<0,05	<0,1
высокого уровня U1ВЫХ	UПИТ–0,05	UПИТ–0,01
Среднее время задержки сигнала, нс:
для UПИТ=5 В	60	3,5
для UПИТ=10 В	20	—
Допустимое напряжение помехи, В	0,3 UПИТ	—
Мощность, потребляемая в статическом режиме, мВт/корпус	0,1	0,1…0,5
Входное напряжение, В	0,5…(UПИТ+0,5 В)	0,5…(UПИТ+0,5 В)
Выходные токи, мА	1…2,6	>2,4
Мощность, потребляемая при частоте переключения f=1 МГц, UПИТ=10 В, Cн=50 пф, мВт/корпус	20	—
Тактовая частота, МГц	—	150

4 Цифровые устройства комбинационного типа

Цифровыми устройствами комбинационного типа или цифровыми автоматами без памяти называются цифровые устройства, логические значения на выходе которых однозначно определяются совокупностью или комбинацией сигналов на входах в данный момент времени. К ним относятся суммирующие схемы, шифраторы и дешифраторы, мультиплексоры и демультиплексоры, цифровые компараторы и другие устройства. Цифровые устройства комбинационного типа выпускаются в виде интегральных микросхем или входят в состав больших интегральных микросхем, таких как процессоры, запоминающие и другие устройства.

4.1 Двоичные сумматоры

4.1.1 Одноразрядные сумматоры

В цифровой вычислительной технике используются одноразрядные суммирующие схемы с двумя и тремя входами, причём первые называются полусумматорами, а вторые – полными одноразрядными сумматорами. Полусумматоры могут использоваться только для суммирования младших разрядов чисел. Полные одноразрядные сумматоры имеют дополнительный третий вход, на который подаётся перенос из предыдущего разряда при суммировании многоразрядных чисел.

На рисунке 21, а) приведена таблица истинности полусумматора, на основании которой составлена его структурная формула в виде СДНФ (Рисунок 21, б). Функциональная схема, составленная на элементах основного базиса в соответствии с этой структурной формулой, приведена на рисунке 21, в).

Рисунок 21 Одноразрядный полусумматор: а) таблица истинности, б) структурная формула, в) функциональная схема.

Основными параметрами, характеризующими качественные показатели логических схем, являются быстродействие и количество элементов, определяющее сложность схемы.

Быстродействие определяется суммарным временем задержки сигнала при прохождении элементов схемы. В приведённой выше схеме быстродействие определяется задержкой в трёх логических элементах.

Кроме количества элементов сложность схемы, как было отмечено выше, определяется количеством входов элементов, по которым выполняются логические операции. Этот параметр называется «Число по Квайну». Приведённая выше схема содержит 6 элементов и имеет 10 входов (Число по Квайну равно 10).

Недостатком схемы рисунок 21, в) является то, что на её входы необходимо подавать и прямые и инверсные значения операндов. Применяя законы алгебры логики схему можно преобразовать, исключив инверсии над отдельными операндами. Порядок минимизации показан на рисунке 22, а), функциональная схема – на рисунке 22, б), а её УГО – на рисунке 22, в).

Рисунок 22 Пример минимизации а), функциональная схема б) и УГО одноразрядного полусумматора в).

Минимизированная схема является более быстродействующей, так как вместо 6 содержит 3 элемента, а число по Квайну уменьшилось с 10 до 7. Учитывая огромное количество используемых суммирующих схем, выигрыш можно считать весьма ощутимым.

Схему полного одноразрядного сумматора можно получить на основе двух схем полусумматоров и схемы «ИЛИ», как показано на рисунке 23,а).

Рисунок 23 Одноразрядный полный сумматор: а) – функциональная схема на двух полусумматорах; б) – УГО; в) – таблица истинности: г) – минимизированная схема.

Из рассмотрения принципа работы функциональной схемы рисунок 23,а) составлена её таблица истинности, анализ которой показывает, что данная схема выполняет функции полного одноразрядного сумматора. Однако схема не является оптимальной по быстродействию, поскольку в ней сигнал проходит последовательно через две схемы полусумматоров и схему ИЛИ.

Представляется целесообразным разработка сумматора как устройства, имеющего три входа и два выхода. СДНФ такой функции записывается в виде:

Минимизированные значения, используемые в интегральной схемотехнике:

P_I+1 = P_Ia + P_Ib + ab

Первое из уравнений минимизируется аналитическим методом, используя законы алгебры логики, а второе – методом минимизирующих карт Карно.

Функциональная схема, составленная по этим уравнениям, приведена на рисунке 23, г). По сравнению со схемой рисунок 23, а) эта схема является более быстродействующей. Условное графическое обозначение (УГО) схемы полного одноразрядного сумматора приведено на рисунке 23, б).

4.1.2 Многоразрядные сумматоры

Методы построения многоразрядных сумматоров:

– Последовательное суммирование;

– Параллельное суммирование с последовательным переносом;

– Параллельное суммирование с параллельным переносом.

Рисунок 24 Суммирование многоразрядных чисел: а) – Последовательное; б) – Параллельное с последовательным переносом

При последовательном суммировании используется один сумматор, общий для всех разрядов (Рисунок 24, а). Операнды должны вводиться в сумматор через входы а_I и b_I синхронно, начиная с младших разрядов. Цепь задержки обеспечивает хранение импульса переноса P_I+1 на время одного такта, то есть до прихода пары слагаемых следующего разряда, с которыми он будет просуммирован. Задержку выполняет D-триггер. Результаты суммирования также считываются последовательно, начиная с младших разрядов. Для хранения и ввода операндов на входы сумматора, а также для записи результата суммирования обычно используются регистры сдвига.

Достоинство этого метода – малые аппаратные затраты.

Недостаток – невысокое быстродействие, так как одновременно суммируются только пара слагаемых.

Схема параллельного сумматора с последовательным переносом приведена на рисунке 24, б). Количество сумматоров равно числу разрядов чисел. Выход переноса P_I+1 каждого сумматора соединяется со входом переноса P_I следующего более старшего разряда. На входе переноса младшего разряда устанавливается потенциал «0», так как сигнал переноса сюда не поступает. Слагаемые a_I и b_I суммируются во всех разрядах одновременно, а перенос P_I поступает с окончанием операции сложения в предыдущем разряде.

Быстродействие таких сумматоров ограничено задержкой переноса, так как формирование переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса не распространится по всей цепочке сумматоров.

Параллельные сумматоры с параллельным переносом

Для организации параллельного переноса применяются специальные узлы – блоки ускоренного переноса.

Принцип ускоренного переноса заключается в том, что для каждого двоичного разряда дополнительно находятся два сигнала:

G – образование переноса и H – распространение переноса.

G_I = a_I·b_I

H_I = a_I + b_I

В случае G_I=1, то есть a_I=b_I=1, в данном i-разряде формируется сигнал переноса P_I+1 в следующий высший разряд независимо от формирования функций суммы в предыдущих разрядах.

Если хотя бы одно из слагаемых a_I или b_I равно «1», то есть H_I=1, то перенос в последующий разряд производится при наличии сигнала переноса из предыдущего разряда.

Если H_I=H_I–1=1 и при этом существует сигнал переноса P_I из предыдущего в i-й разряд, то перенос производится сразу в i+2 разряд.

В общем случае процесс формирования ускоренного переноса описывается следующим уравнением:

P_I+1 = G_I + H_I·G_I–1 + H_I·H_I–1·G_I–2 + … + H_I·H_I–1·…·H₂·H₁·P₁

Блоки ускоренного переноса выпускаются в интегральном исполнении в виде отдельных микросхем или непосредственно со схемой сумматора или арифметико-логического устройства в одной микросхеме.

4.1.3 Арифметико-логические устройства

Основными арифметическими операциями являются сложение и вычитание. Разработаны коды дополнительный и обратный, которые позволяют выполнять операцию вычитания методом суммирования. Для выполнения операции вычитания, при использовании дополнительного кода, вычитаемое следует перевести в дополнительный код и просуммировать с первым слагаемым. Полученный результат (разность) будет представлен в дополнительном коде. Затем его следует перевести в прямой код.

Прямой и дополнительный код положительных чисел совпадают. При преобразовании отрицательного числа в дополнительный код все разряды прямого кода следует проинвертировать и к младшему разряду добавить единицу. При обратном преобразовании дополнительного кода в прямой результат следует также проинвертировать и к младшему разряду добавить единицу.

Таким образом, выполнение операции вычитания методом суммирования требует дополнительных затрат времени и снижает быстродействие вычислительных средств.

Для повышения быстродействия ЭВМ разработаны и используются комбинированные арифметико-логические устройства, которые обеспечивают выполнение ряда арифметических и логических операций над прямыми кодами чисел без их преобразования.

Методика построения одноразрядного арифметического устройства для выполнения операций суммирования и вычитания показана на рисунке 25. Из сравнения логических выражений операций суммирования (Рисунок 25, а) и вычитания (Рисунок 25, б) следует, что выражения для суммы и разности совпадают, а выражение для заёма является частью операции суммирования или вычитания.

Рисунок 25 Таблицы истинности и структурные формулы операции суммирования а), вычитания б) и схема одноразрядного АЛУ в).

Таким образом, для выполнения операции вычитания не требуется получение дополнительных сигналов, поэтому и не требуются дополнительные аппаратные затраты. Необходимо лишь обеспечить коммутацию сигналов переноса и заёма в соответствии с кодом операции.

На рисунке 25, в) приведена схема простейшего АЛУ, на которой роль устройства управления выполняют два клапана, управляемые разнополярными сигналами от управляющего напряжения U. Эта часть схемы на рисунке 25,в выделена пунктирной линией. При U=0 выполняется операция вычитания, а при U=1 – операция суммирования.

Многоразрядные АЛУ выпускаются в виде интегральных микросхем или входят в состав процессоров, являясь их основой.

МС 564ИП3 (Рисунок 26,а) – это 4-разрядное параллельное АЛУ, выполняющая 16 арифметических и 16 логических операций.

Рисунок 26 Схема 4-разрядного АЛУ 564ИП3 а) и схема ускоренного переноса 564ИП4 б).

A(а₀–а₃) – первый операнд,

B(b₀–b₃) – второй операнд,

S(s₀–s₃) – код операции – 4 разряда.

Если M=0, то выполняются арифметические операции: 2⁴=16, при M=1 выполняются логические операции: 2⁴=16. Итого 16+16=32 операции.

F(f₀–f3) – результат операции. На выходе A=B появляется «1», если при выполнении операции вычитания результат операции будет равен «0», то есть A=B. Поскольку АЛУ параллельного типа, то имеются выходы генерации G и распространения переноса H. P_n и Р_n+4 – входной и выходной переносы.

Для увеличения разрядности обрабатываемых слов МС АЛУ можно соединять последовательно, как и в параллельных сумматорах с последовательным переносом. При этом, конечно, увеличивается время выполнения операций.

Уменьшить это время и, следовательно, увеличить быстродействие АЛУ можно применением  схемы ускоренного переноса 564ИП4, рисунок 26, б). Используя четыре МС АЛУ и одну МС ускоренного переноса можно получить 16-разрядное полностью параллельное АЛУ, время суммирования которого равно времени суммирования одной микросхемы.