Текст книги "Лекции по схемотехнике"

Автор книги: Автор Неизвестен

сообщить о нарушении

Текущая страница: 6 (всего у книги 7 страниц)

5.3 Счётчики импульсов

5.3.1 Требования, предъявляемые к счётчикам

В устройствах цифровой обработки информации измеряемый  параметр (угол поворота, скорость, давление и т. п.) преобразуются в импульсы напряжения, число которых в соответствующем масштабе характеризует значение данного параметра. Эти импульсы подсчитываются счётчиками импульсов и выражаются в виде цифр.

Основными показателями счётчиков являются ёмкость и быстродействие.

Ёмкость, численно равная  КСЧ, характеризует число импульсов, доступное счёту за один цикл. Как уже было показано выше, ёмкость определяется количеством разрядов счётчика.

Быстродействие или максимально возможная скорость работы оценивается двумя параметрами:

– Разрешающая способность t_раз.сч – минимальное время между двумя входными сигналами, в течение которого ещё не возникают сбои в работе счётчика. Величина, обратная разрешающей способности, называется максимальной частотой счёта f_max. f_max  определяет количество импульсов, которое может подсчитать счётчик за 1 сек.

f_max = 1/t_раз.сч

– Время установки кода счётчика t_уст – это время между моментом прихода входного сигнала и переходом счётчика в новое устойчивое состояние.

Для удовлетворения потребностей разработчиков цифровых электронных устройств различного назначения разработаны интегральные микросхемы счётчиков с широким спектром параметров. Всё многообразие счётчиков можно классифицировать по следующим признакам.

1 По направлению счёта:

 • Суммирующие,

 • Вычитающие,

 • Реверсивные.

2 По коэффициенту счёта:

 • Двоичные,

 • Двоично-десятичные (декадные),

 • С постоянным произвольным коэффициентом счёта,

 • С переменным коэффициентом счёта.

3 По способу организации внутренних связей:

 • С последовательным переносом,

 • С параллельным переносом,

 • С комбинированным переносом,

 • Кольцевые.

Классификационные признаки независимы и могут встречаться в разных сочетаниях. Например, суммирующие счётчики могут быть как с последовательным, так и с параллельным переносом и могут иметь двоичный или десятичный коэффициент счёта.

5.3.2 Суммирующие счётчики

Простейшим счётчиком является Т-триггер, считающий до 2-х, то есть осуществляющий счёт и хранение не более 2-х сигналов.

Счётчик, образованный цепочкой из n триггеров сможет подсчитать в двоичном коде 2ⁿ импульсов. Число n определяет количество разрядов двоичного числа, которое может быть записано в счётчик. Число 2ⁿ называется модулем или коэффициентом счёта:

K_СЧ  = 2ⁿ

Схема простейшего 4-х разрядного счётчика приведена на рисунке 60,а. Принцип работы счётчика проиллюстрирован временными диаграммами, приведёнными на рисунке 60,б.

Рисунок 60 Схема двоичного суммирующего счётчика а)

и временные диаграммы его работы б).

Первый разряд счётчика переключается с приходом каждого входного импульса, что соответствует алгоритму работы Т-триггера. На каждые два входных импульса Т-триггер формирует один выходной импульс.

Второй разряд переключается в состояние «1» после прихода каждого 2-го импульса.

Третий разряд – после прихода каждого 4-го импульса.

Четвёртый разряд – после прихода каждого 8-го импульса.

Таким образом, единичные значения сигналов на выходах триггеров регистра появляются с приходом 1, 2, 4, 8 импульсов, что соответствует весовым коэффициентам двоичного кода. Поэтому с выходов триггеров регистра можно прочитать параллельный двоичный код числа импульсов, поступивших на его вход. Например, после прихода 5 импульсов единичные значения установятся на выходах Q₁ и Q₃ (см. пунктирную линию на рисунке 60,б), что соответствует коду числа 5: 0101B. Аналогично, после прихода 13-и импульсов на выходах триггеров установится код 1101B.

Если число входных импульсов N_ВХ>K_СЧ, то при N_ВХ=K_СЧ происходит переполнение счётчика, после чего счётчик возвращается в нулевое состояние и повторяет цикл работы.

После каждого цикла счёта на выходе последнего триггера возникают перепады напряжения, то есть формируется один импульс. Это свойство определяет второе назначение счётчиков – деление числа входных импульсов.

Если входные сигналы периодичны и следуют с частотой f_ВХ, то частота f_ВЫХ:

f_ВЫХ = f_ВХ / K_СЧ

В этом случае коэффициент счёта определяется как коэффициент деления и обозначается K_ДЕЛ.

У счётчика в режиме деления частоты используется сигнал только последнего триггера, а промежуточные состояния остальных триггеров не учитываются.

Всякий счётчик может быть использован как делитель частоты.

5.3.3 Вычитающие и реверсивные счётчики

Реверсивный счётчик может работать в качестве суммирующего и вычитающего.

Суммирующий счётчик, как было показано выше, получается при подсоединении к входу последующего каскада прямого выхода предыдущего.

Каждый входной импульс увеличивает число, записанное в счётчик, на 1. Перенос информации из предыдущего разряда в последующий происходит при смене состояния предыдущего разряда (триггера) с 1 на 0.

Вычитающий счётчик получается при подсоединении к входу последующего каскада инверсного выхода предыдущего. Он действует обратным образом: двоичное число, хранящееся в счётчике, с каждым поступающим импульсом уменьшается на 1.

Перенос из младшего разряда в старший имеет место при смене состояния младшего разряда с 0 на 1.

Переполнение происходит после достижения счётчиком нулевого состояния, при  этом в счётчик записывается максимально возможное значение, т.е. во все разряды – единицы.

Путём включения в схему двоичного суммирующего счётчика (рисунок 60), дополнительных ЛЭ, переключающих на вход последующего триггера прямого и инверсного выходов предыдущего, получается схема реверсивного счётчика. Фрагмент схемы реверсивного счётчика приведён на рисунке 61.

 Рисунок 61 Фрагмент схемы реверсивного счётчика

Схема имеет два входа для подачи входных сигналов: +1 – при работе в режиме суммирования, -1 – при работе в режиме вычитания. Дополнительный управляющий вход N задаёт направление счёта. При N=0 схема (рисунок 61) работает как суммирующий счётчик, а при N=1 – как вычитающий.

5.3.4 Счётчики с произвольным коэффициентом счёта

В двоичных счётчиках коэффициент счёта K_СЧ=2ⁿ и может быть равен 2, 4, 8, 16, 32 и т.д. На практике требуются счётчики с коэффициентом счёта не равным 2ⁿ, например, 3, 6, 10, 12, 24 и др.

Они выполняются на основе двоичных счётчиков путём исключения у счётчиков с K_СЧ=2ⁿ соответствующего числа «избыточных» состояний S:

S = 2ⁿ – K_СЧ

Например, двоично-десятичный (декадный) счётчик получают из 4-х разрядного, имеющего K_СЧ=16, исключая 6 состояний.

Возможны 2 варианта построения схем:

а) Счёт циклически идёт от 0000 до 1001, а следующим импульсом обнуляется;

б) Исходным состоянием служит код 0110 числа 6 и счёт происходит до 1111₂=15, а следующим импульсом обнуляется.

Рисунок 62 Схема счётчика с Ксч =10

Схема счётчика с K_СЧ=10, реализованная по первому варианту, приведена на рисунке 62. По сравнению со схемой двоичного счётчика (Рисунок 60), имеющего K_СЧ=24=16, в схему дополнительно введён элемент D5, обнуляющий счётчик при совпадении двух «1» с весовыми коэффициентами 2 и 8. Использование приведённой выше схемы и ЛЭ D5 с 4-мя входами, позволит получить счётчик с любым коэффициентом счёта от 2-х до 15-и.

Для реализации схемы по второму варианту используются триггеры, имеющие входы асинхронной установки триггера .

5.3.5 Счётчики с последовательно-параллельным переносом

Все рассмотренные выше схемы счётчиков представляют собой счётчики с последовательным переносом. В этих счётчиках импульсы, подлежащие счёту, поступают на вход только одного первого триггера, а сигнал переноса передаётся последовательно от одного разряда к другому. Такие счётчики отличаются простотой схемы, но имеют невысокое быстродействие.

Счётчики с параллельным переносом строятся на синхронных триггерах.

Счётные импульсы подаются одновременно на тактовые входы всех триггеров, а каждый из триггеров цепочки служит по отношению к последующим только источником сигналов. Срабатывание триггеров параллельного счётчика происходит синхронно, и задержка переключения всего счётчика равна задержке для одного триггера. Следовательно, такие счётчики более быстродействующие. Их основным недостатком является большая мощность, потребляемая от источника входных сигналов, так как входные импульсы подаются на тактовые входы всех триггеров.

Для устранения недостатков рассмотренных выше счётчиков разработаны и используются счётчики с последовательно-параллельным переносом.

В счётчиках с последовательно-параллельным переносом триггеры объединены в группы так, что отдельные группы образуют счётчики с параллельным переносом, а группы соединяются с последовательным переносом. В роли групп могут быть и готовые счётчики.

Общий коэффициент счёта таких счётчиков равен произведению коэффициентов счёта всех групп.

В качестве примера рассмотрим счётную декаду на JK-триггерах, приведённую на рисунке 63.

Рисунок 63 Счётная декада на JK-триггерах

Схема состоит из двух групп. Первая группа – это триггер DD1.

Вторая группа, состоящая из трёх триггеров DD2–DD4, представляет собой счётчик с параллельным переносом и тактируется выходным сигналом первого триггера. Группы соединены между собой последовательно.

Схема работает следующим образом.

При подаче на вход импульсов с 1-го по 8-ой декада работает как обычный двоичный счётчик импульсов.

К моменту прихода 8-го импульса на двух входах J 4-го триггера формируется уровень лог. «1». 8-ым импульсом этот триггер переключается в состояние лог. «1», а уровень лог. «0» с его инверсного выхода, подаваемый на вход «J» второго триггера, запрещает его переключение в единичное состояние под действием 10-го импульса.

10-ый импульс восстанавливает нулевое состояние 4-го триггера и цикл работы счётчика повторяется.

5.3.6 Универсальные счётчики в интегральном исполнении (Примеры)

Микросхемы счётчиков К155ИЕ2, К155ИЕ4 и К155ИЕ5,

УГО которых приведены на рисунке 64 а, б, в представляют собой счётчики с последовательно-параллельным переносом, структурные схемы которых подобны схеме, приведённой на рисунке 63.

Рисунок 64 Микросхемы счётчиков К155ИЕ2, К155ИЕ4 и К155ИЕ5

Структурные схемы счётчиков содержат по 4-е JK-триггера в счётном режиме. Первый триггер имеет отдельный вход C1 и прямой выход – 1, три оставшиеся триггера соединены между собой так, что образуют параллельные счётчики с коэффициентами счёта равными 5 (К15ИЕ2), 6 (К155ИЕ4) и 8 (К1ИЕ5).

При соединении выхода первого триггера со входом C2 цепочки из 3-х триггеров образуются счётчики с коэффициентами счёта 10, 12 и 16 соответственно.

Микросхемы имеют по два входа R, объединённые по «И». Микросхема К155ИЕ2 имеет кроме того входы установки в состояние 9, при котором первый и последний разряды устанавливаются в «1», а остальные в «0», то есть 1001₂=9.

Наличие входов установки, например, в «0», позволяет строить делители частоты (счётчики) с различными коэффициентами деления (счёта) в пределах 2–16 без использования дополнительных логических элементов.

На рисунке 61,г показано преобразование счётчика, имеющего K_СЧ=12, в десятичный.

До прихода 10-го импульса схема работает как делитель частоты на 12. Десятый импульс переводит триггеры МС в состояние, при котором на выходах 4 и 6 МС формируются лог. «1».

Эти уровни, поступая на входы R, объединённые по «И», переводят МС в состояние «0»; в результате чего K_СЧ (K_ДЕЛ) становится равным 10.

Реверсивные счётчики К155ИЕ6 и К155ИЕ7 (Рисунок 65)

Прямой счёт осуществляется при подаче отрицательных импульсов на вход +1, при этом на входах –1 и C должна быть лог. «1», а на входе R – лог. «0». Переключение триггеров происходит по спадам входных импульсов.

Рисунок 65 Реверсивные счётчики К155ИЕ6 а) и К15ИЕ7 б).

Уровни на выходах 1–2–4–8 соответствуют состоянию счёта в данный момент времени.

Отрицательный импульс на выходе ≥9 (≥15) формируется одновременно с 10 (или 16) импульсом на входе +1. Этот импульс может подаваться на вход +1 следующей МС многоразрядного счётчика. При обратном счёте входные импульсы подаются на вход –1, выходные импульсы снимаются с выхода ≤0.

Счётчик-делитель частоты с переменным коэффициентом деления К155ИЕ8 (Рисунок 66).

Микросхема содержит 6-разрядный двоичный счётчик, элементы совпадения и элемент собирания. Элементы совпадения блокируют прохождение импульсов, не совпадающих с запрограммированным кодом, а элемент собирания позволяет передавать на выход только выделенные импульсы.

Рисунок 66 Счётчик – делитель частоты К155ИЕ8

В результате средняя частота выходных импульсов может изменяться от 1/64 до 63/64 частоты входных импульсов.

Число импульсов на выходе   за период счёта (до 64) подсчитывается по формуле: N=32·x32+16·x16+8·x8+4·x4+2·x2+1·x1, где x1–x32 принимают значения соответственно 0 или 1 в зависимости от того подан или нет уровень лог. «1» на соответствующий вход.

6 Запоминающие устройства

6.1 Иерархия запоминающих устройств ЭВМ

Запоминающие устройства (ЗУ) служат для хранения информации и обмена ею с другими устройствами. Микросхемы и системы памяти постоянно совершенствуются как в области схемотехнологии, так и в области развития новых архитектур.

Важнейшие параметры ЗУ находятся в противоречии. Так, например, большая информационная ёмкость не сочетается с высоким быстродействием, а быстродействие в свою очередь не сочетается с низкой стоимостью. Поэтому в ЗУ используется многоступенчатая иерархическая структура.

В наиболее развитой иерархии памяти ЭВМ можно выделить следующие уровни.

Регистровые ЗУ – находятся внутри процессора. Благодаря им уменьшается число обращений к другим уровням памяти, находящимся вне процессора и требующим большего времени для операции обмена.

Кэш-память – быстродействующая память, которая может находиться внутри или вне процессора. Она предназначена для хранения копий информации, находящейся в более медленной основной памяти.

Оперативная память (RAM – Read Access Memory) или оперативное запоминающее устройство (ОЗУ) – часть основной памяти ЭВМ, предназначенной для хранения быстро изменяемой информации. В ОЗУ хранятся программы пользователей промежуточные результаты вычислений.

Постоянная память (ROM – Read Only Memory – память только для чтения) или постоянное запоминающее устройство (ПЗУ) – это вторая часть основной памяти ЭВМ, предназначенной для хранения редко меняемой информации, например, кодов команд, тестовых программ.

Специализированные виды памяти, например, видеопамять, предназначенная для хранения информации, отображаемой на экране дисплея и др.

Внешняя память – магнитные и оптические диски, FLASH-память, предназначенные для хранения больших объёмов информации.

6.2 Структурные схемы ЗУ

ЗУ адресного типа состоят из трёх основных блоков:

– Массив элементов памяти,

– Блок адресной выборки,

– Блок управления.

Многочисленные варианты ЗУ имеют много общего с точки зрения структурных схем. Общность структур особенно проявляется для статических ОЗУ и памяти ROM; для них характерны структуры 2D, 3D и 2DM.

Структура 2D

В ЗУ, с информационной ёмкостью M, запоминающие элементы организованы в матрицу размерностью k·m:

M = k·m,

где k – количество хранимых слов,

m – их разрядность.

Дешифратор адресного кода имеет k выходов и активизирует одну из выходных линий, разрешая одновременный доступ ко всем элементам выбранной строки, хранящей слово.

Элементы каждого из столбцов соединены вертикальными разрядными линиями и хранят одноимённые биты всех слов.

Таким образом, при наличии разрешающего сигнала CS, выбранная дешифратором ячейка памяти подключается к разрядным шинам, по которым производится запись или считывание адресованного слова.

Структура 3D

Структура типа 2D применяется лишь в ЗУ с малой информационной ёмкостью, т.к. при росте ёмкости усложняется дешифратор адреса. Например, при коде разрядностью n=8 дешифратор должен иметь 2ⁿ=256 выходов.

В структуре типа 3D выборка элемента памяти из массива производится по двум координатам. Код адреса разрядностью n делится на две половины и используются два дешифратора: по строкам и по столбцам. При этом число выходов двух дешифраторов равно 2^n/2+2^n/2=2^n/2+1. Если n=8, то число выходов дешифраторов равно 2⁴+2⁴=32, а количество элементов памяти равно 2^n/2·2^n/2=2ⁿ=256. В структуре 2D-типа, как уже было отмечено выше, потребовался бы более сложный дешифратор на 256 выходов.

Таким образом, с помощью двух дешифраторов, имеющих небольшое число выходов, осуществляется доступ ко всем элементам памяти микросхемы.

Структура 3D может применяться и в ЗУ с многоразрядной организацией, принимая при этом «трёхмерный» характер. В этом случае несколько матриц управляются от двух дешифраторов, относительно которых матрицы включены параллельно.

Структура 2DM (Рисунок 67)

состоит из дешифратора, который выбирает целую строку. Однако, в отличие от структуры 2D, длина строки многократно превышает разрядность хранимых слов. При этом число строк уменьшается и, следовательно, уменьшается число выводов дешифратора.

Выбор строк матрицы памяти производится с помощью старших разрядов адреса A_n-1…A_k. Остальные k разрядов используются для выбора необходимого m-разрядного слова из множества слов, содержащихся в строке.

Рисунок 66 Структура ЗУ типа 2DM для ROM

Это выполняется с  помощью мультиплексоров, на адресные входы которых подаются коды A_k-1…A₀. Длина строки равна m·2^k, где m – разрядность слов.

Из каждого отрезка строки, длиной 2^k, мультиплексор выбирает один бит. На выходах m мультиплексоров формируется выходное m-разрядное слово. По разрешению сигнала CS, поступающего на входы OE управляемых буферов с тремя выходными состояниями, выходное слово передаётся на внешнюю шину.

6.3 Оперативные запоминающие устройства

6.3.1 Типы оперативных запоминающих устройств

В зависимости от способа хранения информации оперативные запоминающие устройства (ОЗУ) подразделяются на статические и динамические. В статических ОЗУ (Static RAM – SRAM) запоминающими элементами являются триггеры, сохраняющие своё состояние, пока схема находится под питанием и нет новой записи данных.

В динамических ОЗУ (Dynamic RAM – DRAM) данные хранятся в виде зарядов конденсаторов, образуемых элементами МОП-структур. Саморазряд конденсаторов ведёт к разрушению данных, поэтому они должны периодически (каждые несколько миллисекунд) регенерироваться. В то же время плотность упаковки динамических элементов памяти в несколько раз превышает плотность упаковки достижимую в статических RAM.

Регенерация данных в статических ЗУ осуществляется с помощью специальных контроллеров. Разработаны также ЗУ с динамическими запоминающими элементами, имеющие внутреннюю встроенную систему регенерации, у которых внешнее поведение относительно управляющих сигналов становится аналогичным поведению статических ЗУ. Такие ЗУ называются квазистатическими.

В целом динамические ЗУ характеризуются наибольшей информационной ёмкостью и невысокой стоимостью, поэтому именно они используются как основная память ЭВМ.

Статические ОЗУ делятся на асинхронные и тактируемые.

В асинхронных ЗУ сигналы управления могут задаваться как импульсами, так и уровнями. Например, сигнал разрешения работы   может оставаться неизменным и разрешающим на протяжении многих циклов обращения к памяти.

В тактируемых ЗУ некоторые сигналы обязательно должны быть импульсными. Например, сигнал разрешения работы   в каждом цикле обращения должен переходить из пассивного состояния в активное, то есть должен формироваться фронт этого сигнала в каждом цикле. Асинхронные ЗУ могут использоваться в качестве тактируемых.

Статические ЗУ в 4…5 раз дороже динамических и приблизительно во столько же раз  меньше по информационной ёмкости. Их достоинством является высокое быстродействие. Область применения относительно дорогостоящих статических ОЗУ в системах обработки информации определяется именно их высоким быстродействием. Типичной областью применения статических ОЗУ в ЭВМ являются схемы КЭШ-памяти.

Запоминающими элементами статических ОЗУ служат триггеры с цепями установки и сброса. Триггеры можно реализовать по любой схемотехнологии (ТТЛШ, И²Л, n-МОП, КМОП и др.), в соответствии с которой разработаны разнообразные схемы ЗУ с различными параметрами.

6.3.2 Основные параметры ЗУ

Важнейшими параметрами ЗУ являются информационная ёмкость и быстродействие.

Информационная ёмкость – максимально возможный объём хранимой информации. Выражается в битах или словах (в частности, в байтах). Бит хранится запоминающим элементом (ЗЭ), а слово – запоминающей ячейкой (ЗЯ), т.е. группой ЗЭ, к которой возможно лишь одновременное обращение.

Быстродействие (производительность) ЗУ оценивают временами записи, считывания и длительностями циклов записи/чтения.

Время записи – интервал после появления сигнала записи и установлением ЗЯ в состояние, задаваемое входным словом.

Время считывания – интервал между моментами появления сигнала чтения и слова на выходе ЗУ. Циклы записи и чтения – это время между двумя последовательностями записи или чтения. Длительности циклов могут превышать времена записи и чтения, так как после этих операций может потребоваться время для восстановления начального состояния ЗУ.

Кроме основных (эксплуатационных или измеряемых) параметров, ЗУ характеризуются рядом режимных параметров, обеспечение которых необходимо для нормального функционирования ЗУ. Поскольку ЗУ имеют несколько управляющих сигналов, то для них задаются не только длительности, но и взаимное положение во времени.